Método para Quantificação de Perdas em Semicondutores Aplicados a Conversores Estáticos Devido aos Elementos Parasitas da Placa de Circuito Impresso

Abstract

O aumento da frequência de comutação vem sendo utilizada para aumentar a densidade volumétrica de potência em conversores estáticos. Assim, diversos trabalhos científicos tem apresentado estudos relacionados aos impactos dos elementos parasitas no layout de placa de circuito impresso (PCB) de conversores estáticos CC/CC, comparações entre as tecnologias de semicondutores, desenvolvimento de equações analíticas para a determinação das perdas nos elementos e a utilização de softwares de simulações na determinação de elementos parasitas de conversores estáticos comutados em altas frequências. Desta forma, o presente trabalho apresenta uma metodologia de quantificação de perdas elétricas em chaves semicondutoras de conversores estáticos devido aos elementos parasitas presentes na PCB. Através da utilização de técnicas de engenharia assistida por computador e simulações SPICE, a metodologia proposta tem como objetivos apresentar uma estimativa de perdas devido às ressonâncias causadas pelos elementos parasitas e auxiliar no processo da prototipação, voltada para a redução de perdas dos dispositivos semicondutores presentes na PCB de um conversor estático. Para a validação da metodologia implementou-se um conversor boost síncrono comutado em 350kHz e com potência nominal de 100W. Resultados teóricos, de simulações e experimentais são apresentados.

Keywords

• Conversores Estáticos CC/CC
• Eletrônica de Potência
• Engenharia Assistida por Computador
• Layout de PCB
• Simulação SPICE