Estudio comparativo de los divisores en tecnologías CMOS nanométricas

Abstract

Son varios los algoritmos de divisores propuestos para su realización en hardware, sin que haya un ‘mejor divisor’. La búsqueda de un diseño óptimo para cada aplicación específica hace que sea indispensable la investigación de los algoritmos existentes a medida que se produce el avance de la tecnología. En este trabajo se presentan los resultados de la caracterización en área, tiempo y consumo de potencia de varias implementaciones de divisores en tecnologías CMOS nanométricas de 90 y 65 nm. Para la implementación se ha utilizado un flujo de diseño ASIC semicustom con elección entre tres voltajes umbrales.