Апаратна реалізація потокового обчислювача логарифму для даних в форматі з фіксованою комою

Abstract

В роботі розглянуто існуючі підходи до обчислення логарифму. Запропоновано параметризовану апаратну реалізацію потокового обчислювача логарифму за основою 2 для даних в форматі з фіксованою комою, що дозволяє визначати точність обчислень, а також розрядності цілої й дробової частин даних на вході та виході обчислювача. Створено високорівневу параметризовану модель запропонованого обчислювача в MATLAB® Simulink®, з застосуванням якої виконано оцінку точності розрахунків. З високорівневої моделі MATLAB® Simulink® синтезовано вихідний код реалізації запропонованого обчислювача на мові Verilog, а також тестовий стенд (тестбенч) для верифікації на рівні регістрових передач. В симуляторі ModelSim проведено верифікацію запропонованого обчислювача на рівні регістрових передач. Зі створеного вихідного коду на мові Verilog синтезовано апаратну реалізацію запропонованого обчислювача в базисі програмованої логіки з використанням Intel FPGA Quartus Prime. Виконано порівняння запропонованого обчислювача з існуючими аналогами за помилкою розрахунку результату та апаратурними витратами.

Keywords

• обчислювач
• логарифм
• фіксована кома
• Verilog
• ПЛІС
• FPGA