Zhejiang Daxue xuebao. Lixue ban (Sep 2012)

Design and FPGA implementation of a UART IP core(UART IP核的设计及其FPGA实现)

  • HEChun-zhi(贺春芝),
  • XIAYin-shui(夏银水),
  • WANGLun-yao(王伦耀)

DOI
https://doi.org/10.3785/j.issn.1008-9497.2012.05.009
Journal volume & issue
Vol. 39, no. 5
pp. 535 – 540

Abstract

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为了提高UART IP核的可重用性和灵活性，将其中波特率发生器模块设计成自适应的波特率发生器，同时采用异步FIFO作为UART与外部数据交换的缓冲器，实现处理器与UART接口的速度匹配.以IP核的参数化设计为基础进行Verilog HDL编码，在Modelsim SE 6.0上进行仿真验证，然后应用Synplicity公司的Synplify Premier 9. 6. 2和Synopsys公司的DC 2008分别进行综合优化，并在FPGA上加以实现.结果显示，所提出的设计功能正确，可重用性强.

Keywords