Automatisierte VHDL-Code-Generierung eines Delta-Sigma Modulators

Abstract

Im vorliegenden Beitrag wird eine automatische Generierung des VHDL-Codes eines Delta-Sigma Modulators präsentiert. Die Koeffizientenmultiplikation wird hierbei durch Bit-Serielle-Addition durchgeführt. Mit Hilfe zweier neuer Matlab Funktionen wird der Systementwurf durch die bekannte Delta-Sigma Toolbox von R. Schreier erweitert und direkt synthesefähiger VHDL Code erzeugt.