时钟提取与抖动衰减数字锁相环设计研究

Abstract

文章简要介绍了数字锁相环（DPLL）的工作原理,重点提出了用于V5接口芯片中的时钟提取锁相环和抖动衰减锁相环的设计,并对其进行了分析.

Keywords

• 时钟提取;抖动衰减;数字锁相环;专用集成电路设计