Implementación de entrelazador en el dominio del tiempo para modulador DTMB.

Abstract

En LACETEL, Instituto de Investigación y Desarrollo de Telecomunicaciones, se han diseñado diferentes bloques de la cadena de transmisión-recepción de televisión digital terrestre del estándar DTMB. En este trabajo se describe el diseño y la implementación del entrelazador en el dominio del tiempo para un modulador del estándar DTMB. Este bloque mejora el rendimiento del sistema de televisión digital, ya que contribuye a evitar el efecto desfavorable de las ráfagas de errores a la entrada del decodificador de canal. El diseño se describió en lenguaje de descripción de hardware VHDL, utilizando el entorno de desarrollo ISE WebPACK Design y se implementó en el FPGA Spartan-6 LX9 de Xilinx, empleando memoria externa. El entrelazador se estructuró de forma modular, dividido en bloques funcionales. Estos bloques se validaron de forma independiente mediante simulaciones en ISim y verificaciones en hardware con ChipScope. Se utilizó como modelo de referencia el bloque de entrelazador en el dominio del tiempo de Simulink. Este modelo fue utilizado en conjunto con ChipScope para depurar y validar el entrelazador implementado.