SEC中的全数字锁相环的分析及设计

Abstract

文章首先介绍了全数字锁相环（ADPLL）的基本结构和工作原理,并进行了数学建模,计算了其主要的参数指标;然后,针对SDH设备时钟（SEC）设计了一种切实可行的低抖动ADPLL的电路结构,并对其各个组成部分进行了具体的电路分析和设计,通过微机适当配置,可以使该设计的结果得到优化;最后,通过现场可编程门阵列（FPGA）验证,给出了测试结果。

Keywords

• 全数字锁相环;数控振荡器;分频器;抖动